電路板設計:如何減少錯誤并提高效率
電路板設計是一項關鍵而又耗時的任務,出現(xiàn)任何問題都需要工程師逐個網(wǎng)絡逐個元件地檢查整個設計??梢哉f電路板設計要求的細心程度不亞于芯片設計。典型的電路板設計流程由以下步驟組成:
前面三個步驟花的時間最多,因為原理圖檢查是一個手工過程。想像一個具有1000條甚至更多連線的SoC電路板。人工檢查每一根連線是冗長乏味的一項任務。事實上,檢查每根連線幾乎是不可能的,因而會導致最終電路板出問題,比如錯誤的連線、懸浮節(jié)點等。 原理圖捕獲階段一般會面臨以下幾類問題: ● 下劃線錯誤:比如APLLVDD和APLL_VDD ● 大小寫問題:比如VDDE和vdde ● 拼寫錯誤 ● 信號短路問題 ● ……還有許多 為了避免這些錯誤,應該有種方法能夠在幾秒的時間內(nèi)檢查完整個原理圖。這個方法可以用原理圖仿真來實現(xiàn),而原理圖仿真在目前的電路板設計流程中還很少見到。通過原理圖仿真可以在要求的節(jié)點觀察最終輸出結果,因此它能自動檢查所有連接問題。 下面通過一個項目實例進行解釋??紤]電路板的一個典型框圖:
在復雜的電路板設計中,連線數(shù)量可能達到數(shù)千條,而極少量的更改很可能浪費許多時間去檢查。 原理圖仿真不僅能節(jié)省設計時間,而且能提高電路板質量,并且提高整個流程的效率。 一個典型的待測設備(DUT)具有以下一些信號:
待測設備在經(jīng)過某些預調(diào)整后會有各種各樣的信號,并且有各種模塊,如穩(wěn)壓器、運放等,用于信號調(diào)整??紤]通過穩(wěn)壓器得到的一個供電信號例子:
為了驗證連接關系并執(zhí)行整體檢查,使用了原理圖仿真。原理圖仿真由原理圖創(chuàng)建、測試平臺創(chuàng)建和仿真組成。 在測試平臺創(chuàng)建過程中,將有激勵信號給到必要的輸入端,然后在感興趣的信號點觀察輸出結果。 可以通過將探針連接到待觀察節(jié)點實現(xiàn)上述過程。節(jié)點電壓和波形可以指示原理圖有沒有錯誤。所有信號連接都會得到自動檢查。
讓我們看一下上面這張圖的一個局部,其中探測的節(jié)點和電壓清晰可見:
因此在仿真的幫助下,我們可以直接觀察結果,確認電路板原理圖是否正確。另外,通過仔細調(diào)節(jié)激勵信號或元件值還可以實現(xiàn)設計更改的調(diào)查。因此原理圖仿真可以節(jié)省電路板設計和檢查人員的大量時間,并且增加設計正確性的機會。
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